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傳輸線路與高速電路的設計技巧
2014/09/25
Greta
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前言
類似CPU等超高速、高頻電子組件相繼問世，過去經(jīng)常被忽視的整合問題，例如信號傳輸波形的優(yōu)化，最近成為非常重要的課題之一。電子組件動作高速化使得封裝上必需面對更多短期內(nèi)不易獲得解答的挑戰(zhàn)，因此利用模擬分析作事前的檢討與對策，成為設計上不可欠缺的手法。所謂超高速、高頻化具體而言例如PC、PDA、因特網(wǎng)、光通信、無線LAN等電子產(chǎn)品，事實上已經(jīng)成為日常生活中的一部份，有鑒于此，接著要介紹信號傳輸線路的問題點，同時深入探討高速電路的設計技巧。
傳輸線路的電荷與電位分布
線路傳輸高頻信號時，線路長度與信號頻率波長兩者的微妙關(guān)系已經(jīng)成為無法忽視的課題，例如傳輸線路會會因頻率會呈現(xiàn)天線效應產(chǎn)生噪訊放射現(xiàn)象，進而影響電子機器正常動作等等。圖1是每單位波長的傳輸線路特性，由圖可知負載端出現(xiàn)的信號振幅與信號源的振幅相同時，信號的位相則呈現(xiàn) 延遲，假設該信號是高頻波時，圖1的振幅與位相會因傳輸線路的位置產(chǎn)生差異。雖然理想狀態(tài)希望信號源的振幅、位相與負載端完全相同，不過高頻波一旦產(chǎn)生上述差異時，就無法忽視兩者的關(guān)系。
圖1 傳輸線路的電荷與電位分布
當傳輸線路長度增加時，即使是低頻波同樣會因信號波長產(chǎn)生與上述相同且無法忽視的問題，例如頻率為1KHz時是300Km，依此推算祇要超過300Km，低頻波也會產(chǎn)生相同的天線效應與噪訊干預現(xiàn)象。這正是影響導體長度的波長越來越高頻化之后，傳輸線路的設計也越來越困難的主要原因。一般認為傳輸線路長度與波長的關(guān)系大約是1/100以上 的 ，也就是說傳輸線路的長度低于波長的1/100以下，理論上就不會產(chǎn)生上述困擾，然而實際上不可能有如此長度的傳輸線路。
如圖1所示如果兩線路之間產(chǎn)生電位差，兩線路之間就會發(fā)生電界，隨著電荷的變化就會出現(xiàn)高頻波的流動(亦即電流)，它可視為磁界的變化，因此隨著電界與磁界，行進波會流入負載端，如果傳輸線路的阻抗為不整合狀態(tài)時，負載端就會產(chǎn)生反射波(亦即反射電力)，造成行進波與反射波相互干擾，進而在傳輸線路上形成類似靜止狀的波形山谷(亦即定常波)，使得傳輸線路具有頻率特性。當傳輸線路為 時，干涉所產(chǎn)生的波長成為共振狀態(tài)，傳輸線路就成為發(fā)射噪訊的天線，進而嚴重影響電子機器的正常動作，也就是說具有電界、磁界的高頻波電流的流動所產(chǎn)生的電磁界，經(jīng)常超越預料將強烈的電波放射至周圍空間。
傳輸線路與反射系數(shù)
如果將傳輸線路、信號源與負載端加以整合，就不會發(fā)生反射與信號劣化等問題。在高頻波領(lǐng)域不能用低頻波的思維將傳輸線路當作0奧姆阻抗，而是必需將它視為一種電子組件(特性阻抗ZoΩ)，也就是說傳輸高頻信號整合時驅(qū)動側(cè)的IC祇能見到傳輸線路的
負載，為了高速驅(qū)動特性阻抗Zo具有50～100Ω的負載，因此設計上必需考慮驅(qū)動能力所造成的負擔。
【計算例1】
試算25pF的負載，1ns的時間內(nèi)提升至5V時，驅(qū)動側(cè)的需求電流 。
電流 可由下式求得:
亦即的變化越快所需的電流I也越多，相對的噪訊也越大。事實上電路要完全取得整合相當困難，反射所產(chǎn)生的阻抗不整合，會因信號源的電力未被負載消耗，變成反射波折返至信號源。由于反射波是朝著信號源的傳輸線路方向傳播，隨著傳輸線路的長度改變，信號源側(cè)與負載側(cè)的位相差異也越明顯。
一般而言該反射系數(shù)并非電力的反射系數(shù)，因此它是使用表示負載端入射波與反射波兩者的比，亦即使用電壓反射系數(shù)
表示，電壓反射系數(shù)
可由下式求得:
實際上電路的負載 幾乎不會是純阻抗而是復素數(shù)，因此反射系數(shù)也成為復素數(shù)。
【計算例2】
由上述計算結(jié)果獲得以下結(jié)論:
1.如果將負載的阻抗視為一定值時，反射系數(shù)會隨著位置變化。
2.傳輸線路上距離負載端 位置的位相差會有 的差異。
3.反射系數(shù)會變成 的位相差。
換言之從信號源觀之反射波比入射波延遲 ，因此反射系數(shù)是反復波長λ的1/2周期，而負載阻抗則呈現(xiàn)不斷變化狀態(tài)。
圖2 傳輸線路與反射系數(shù)的互動關(guān)系
Strip line的信號延遲
圖3是印刷電路板Strip line的特性阻抗Zo關(guān)系式與傳播延遲時間 的關(guān)系式。假設電路板的條件分別是:
1.特性阻抗 的計算如下示:
2.傳播延遲時間:
圖3 印刷電路板Strip line的特性阻抗Zo ，與傳播延遲時間
的計算公式
【計算例3】
試算長度為200mm strip line所構(gòu)成的印刷電路板，從信號源到達負載所產(chǎn)生的信號延遲。
假設因傳播造成的信號延遲時間為tpd，則tpd 的計算如下:
圖4 信號的延遲時間
如果傳輸線路發(fā)生信號延遲時，其關(guān)系式可由傳輸線路的長度與數(shù)字信號站立時間，兩者概括性關(guān)系求得:
2Td>tr------------------------------(1)
也就是說2Td是信號在傳輸線路往返的時間，如果2Td比數(shù)位信號站立時間tr更大時就會產(chǎn)生問題，此時會因反射出現(xiàn)over shoot與跳動(bouncing)現(xiàn)象，成為電路誤動作的因素之一。假設傳輸線路的長度為l時，信號延遲時間Td的關(guān)系可用下式表示:
Td=
x l--------------------------(2)
假設高速IC的傳播延遲時間為1ns，往復線路的長度為200mm，從上述式(1)與式(2)與計算例3可知，線路的長度是造成傳播延遲主要原因，因此必需進行阻抗整合，設法對策避免產(chǎn)生反射波。
防止傳輸線路反射的方法
如上所述防止反射最佳方法是將信號源輸入與輸出端的阻抗，與傳輸線路的特性阻抗整合，也就是說在傳輸線路上形成相同的特性阻抗。主要考慮是因為從輸出到輸入之間，一連串的傳輸線路上若有阻抗非連續(xù)點時，該位置便會產(chǎn)生反射，因此即使頻率有變動，穩(wěn)定無變動的阻抗與輸出入阻抗成為理想的驅(qū)動條件。常用的特性阻抗 計算公式如下:
----------------------------(3)
由式(3)可知該計算式毫無頻率概念，亦未包含消耗電力的阻抗與電導(conductance)等項次，因此傳輸線路沒有任何損耗，可說是與頻率無關(guān)的理想電路，亦即利用整合的分布定數(shù)線路傳輸?shù)男盘?，在任何位置任何切口的信號源的波形、位相、振幅完全相同?br/>如圖5所示設計上一直未受到重視的pattern導線，通常會與傳輸線路上的IC連接，此時比較有效抑制反射的方法如下示:
1.利用傳輸線路的長度進行導線layout。
2.利用終端方式抑制反射強度。
3.利用導線layout技巧抑制反射強度。
如果考慮IC/LSI的輸出入阻抗時，CMOS type的輸出阻抗一般為數(shù)十Ω，輸入阻抗則高達數(shù)百Ω，輸出阻抗值與傳輸線路的特性阻抗值非常近似(大約為50～100Ω)，相較之下輸入阻抗值就非常大，為了有效抑制反射必需在收信端進行與終端相等的特性阻抗，不過基于耗電性等考慮上述方式并非上策，最好的方法是將傳輸線路當作集中定數(shù)線路處理，也就是說在無終端的前提下，利用傳輸線路的長度進行導線layout使信號能被順利傳送。傳輸線路使用集中定數(shù)線路或是分布定數(shù)線路，取決于數(shù)字信號的站立時間，圖6是信號的站立時間與輸線路長度的依存關(guān)系。
圖5 分歧導線的特性
圖6 分布定數(shù)線路的特性
設計時祇需讀取圖6的IC信號站立時間與傳輸線路的長度，就可在既定的傳輸線路長度范圍內(nèi)，與無終端處理前提下有效抑制反射強度。需注意的是上述是不需考慮分布定數(shù)線路的設計，如果傳輸線路需作分布定數(shù)線路考慮時，就需在收信端擷取終端并設法抑制反射強度。雖然反射起因于linking與over shoot以及under shoot，不過抑制放射反射時必需降低產(chǎn)生噪訊的高頻波成份，例如降低linking電流可以有效減緩噪訊的level。
大部分的情況要設計理想狀態(tài)的傳輸線路幾乎是不可能，不過以理想狀態(tài)的概念設計電路卻非常重要。雖然實際誤差可透過檢討與調(diào)整補正，如果該誤差是因為設計不慎就存在的潛伏因子，最后則會面臨無法挽救的窘境。如圖5(a)分歧導線layout，信號波形很容易因反射波造成雜亂波，這意味著pattern導線長度的差異造成不整合進而引發(fā)雜亂波，會隨著分歧數(shù)量的變動與噪訊相互干擾更加速波形潰散。圖5(b)的導線雖然仍有反射波的問題，但不論是IC輸入端或是信號源的波形都很均勻，加上無位相差異因此反射波干涉造成的波形雜亂相對的大幅降低，這種情況就可利用dumping阻抗改善波形。
基板層的結(jié)構(gòu)對高頻電路的性能具有決定性的影響，基于成本考慮雙面電路基板成為設計者最愛，但是值的注意的是雙面電路基板并無法確保電源與grand穩(wěn)定性，一旦發(fā)生問題幾乎沒有充分的裕度可作改善，尤其是10MHz以上高頻電路最好能改用多層板。此外高密度封裝電路基板經(jīng)常使用BGA/CSP等方式，雖然電源與接地層看似均勻，實際上有關(guān)低阻抗的對策卻經(jīng)常被忽略，其結(jié)果極易造成特性阻抗?jié)⑸?，因此事前的檢討變得格外重要。
隨著電路高速化，數(shù)字電路經(jīng)常發(fā)生誤動作與精度誤差等問題，因此設計時必需特別注意data sheet記載的細項tinning規(guī)定，因為tinning error往往是誤動作的主要原因。此外高速化后clock的周期會變短，加上輸出入之間信號的延遲傳輸，造成metastable與tinning偏差等現(xiàn)象。使用高速IC組件時則需注意switching噪訊與ground bounce的出現(xiàn)，同時在pattern導線layout時透過精密檢討，設法避免發(fā)生上述機能性的障礙。
信號傳輸延遲
(1)流動于導體內(nèi)的電流傳播速度
頻率f與該信號變化1周期T所需要的時間由下式表示:
T ＝1/f(s)--------------------------(4)
流動于導體內(nèi)的電流一秒鐘的傳播速度v可由下式表示:
---------------------(5)
印刷電路板的比誘電率為4.7 時，傳輸延遲時間 :
傳輸線路上有容量性負載時會影響傳輸延遲時間 "，它的傳輸延遲時間 是用下式表示:
【計算例4】
如圖7所示由micro strip line所構(gòu)成的傳輸線路，從該線路(特性阻抗為)距離信號端100mm的位置具有10pF輸入負載容量時，試算它的傳輸延遲時間 "。
如以上介紹利用micro strip line傳輸延遲時間 "時:
由于連接10pF的負載，會增加7.79-5.68(ns/m) 的傳輸延遲。傳輸線路的長度對電路阻抗與位相具有重大影響，以計算例4而言傳輸線路究竟要使用分布定數(shù)線路，或是集中定數(shù)線路，傳輸線路的長度成為判斷上重要的指標。如果將波形動亂列入考慮時，無終端整合可傳輸信號的界限傳輸線路長度Lmax 關(guān)系示如下所示:
tr :信號的站立或下降時間(ns)
由式(10)獲得以下結(jié)論:
※※信號的站立時間越緩慢且傳輸延遲時間增大時，無終端整合可傳輸信號的傳輸線路長度可延長。
圖7 micro strip line所構(gòu)成的傳輸線路的傳輸延遲時間
IC的動作速度與誤動作
為了要使電路的動作特性能符合預期目標，不單是組合封裝技術(shù)的問題，包含電路設計上若有任何疏失或是欠缺周詳考慮，經(jīng)常事后需耗費龐大資源解決問題，其中又以IC的動作tinning error造成電路誤動作的比例最多。
(1)Metastable
如圖8所示flip flop IC內(nèi)具備set up time tsetup 與hold time thold 兩種規(guī)格，如果沒有充分的tinning裕度維持tsetup 與thold 時間，data一旦發(fā)生變化就無法確定是輸出的H或是L，形成不穩(wěn)定狀態(tài)進而產(chǎn)生如圖8所示的須狀脈沖波形，往往還會有發(fā)振現(xiàn)象，這種狀態(tài)稱為「Metastable」。
圖8 Metastable現(xiàn)象
比較有效的對策共可分為三種，具體方法如下所述:
1.flip flop分成兩段使用
如圖9所示即使因Metastable發(fā)生須狀脈沖波形，利用兩段flip flop方式(以下簡稱為FF)亦能去除下個tinning，具體方法是用第一段flip flop讀入數(shù)據(jù)并將數(shù)據(jù)latch，接著再用第二段flip flop輸出數(shù)據(jù)，如此便可去除須狀脈沖波形。
2.圖9(b)的對策是用第一個clock(1st)將數(shù)據(jù)latch，再輸出時間稍為延緩的數(shù)據(jù)(利用共通clock將數(shù)據(jù)latch時，會選則具備所有數(shù)據(jù)的tinning)。
3.圖9(c)的對策是在發(fā)生須狀脈沖波形期間使用mask方式，由于發(fā)生須狀脈沖波形的時間隨著IC高速化會變得很短，因此clock的周期很快的場合，使用高速IC反而變成非常smart。
事實上即使因Metastable造成誤動作，不過它的發(fā)生機率卻比預期低(例如一周或二周發(fā)生一次左右)，因此大多數(shù)的情況都無法追究真正的發(fā)生原因。由于高速clock電路會有信號延遲傳輸?shù)睦_，因此設計上必需設法滿足set up time與hold time規(guī)格。此外Meta stable經(jīng)常因電源與溫度發(fā)生變動也是必需加以防范。
圖9 Metastable的對策
(2)tinning偏差
如果未預留考慮tinning偏差裕度時，經(jīng)常會成為電路誤動作的原因。如圖10(a)的電路所謂tinning偏差(skew)是指FF1的clock CK1的延遲時間tpd1 ，與FF2的clock CK2的延遲時間tpd2 兩者的差亦即tpd2-tpd1 。
圖10(b)表示可忽略tinning偏差亦即tpd2-tpd1≈0，換言之從輸出端子祇輸出IC規(guī)格書標示的信號傳輸延遲時間內(nèi)的延遲信號，實際上由于IC的延遲與pattern長度所造成的影響有大小區(qū)分，因而產(chǎn)生clock之間產(chǎn)生延遲時間差異，如果延遲時間差異過多時，會發(fā)生數(shù)據(jù)異常現(xiàn)象，此時FF2的clock無法維持讀入的FF1輸出數(shù)據(jù)set up時間與hold時間，最后導致FF2的輸出變得非常不穩(wěn)定。
圖10 可忽略tinning skew 時shift resistor的輸出特性
【計算例5】
如圖11(a)所示shift resistor電路上的復數(shù)個FF1，連接于相同的clock line，而clock line基于驅(qū)動能力的考慮，因此被連接于buffer上。請檢討該電路的問題點與改善對策。
※問題點
圖11(a)的電路clock line上，a、b、c的延遲時間依序加算配置導線，因此tinning skew會變得非長大，該導線與電路不易維持set up time與hold time，而且有可能發(fā)生誤動作甚至不會動作的窘境。
※改善對策
如圖11(b)所示為了抑制clock之間的信號傳輸延遲時間，因此縮短導線的長度以維持set up time與hold time。
圖11 tinning skew的問題點與改善對策
(3)cross talk
如圖12所示由于數(shù)據(jù)線(data line)產(chǎn)生的cross talk，使得噪訊滲入其它信號線，往往是造成電路誤動作的原因之一。數(shù)據(jù)線有復數(shù)個數(shù)據(jù)同步變化，所以電流變化相當大，如果噪訊滲入信號線就會造成重大影響。如果該信號線是同步化邏輯電路時，即使受到cross talk噪訊干擾，祇要同步化tinning的噪訊未滲入，也不會造成電路誤動作。相隔很近的信號線同步化對抑制噪訊也具有很好的效應。
圖12 同步化的動作機制
圖13是將one shot multi vibrate同步化，提高對外部噪訊的noise margin方法。
基于組立作業(yè)等考慮因此必需盡量縮短電路板pattern的導線長度，也就是說高密度導線layout技術(shù)，對pattern的導線最短化具有實質(zhì)的含意，除此之外回路(loop)面積的最小化也很重要，如果信號線是由micro strip line所構(gòu)成時，便可大幅降低cross talk，而四層板對構(gòu)成電源與接地(ground)面具有很大的幫助。
圖13 同步化的動作機制
(4)ground bounce
數(shù)字電路的電源與接地流有CMOS貫穿電流與充放電電流等高頻過渡電流，在ground
的組件ground一般是用下列式子表示:
圖14是IC switching時表示等價電路的誘起電力、形成inductance、負載容量。假設流動于負載容量 的電流，施加于容量的電壓為 時:
利用式(11)、(12)計算誘起電力 時:
由式(13)可知為了降低grand bounce
＊抑制電壓的振幅與時間變化振幅，增加dV/dt。
＊降低負載容量。
結(jié)語
(以上介紹有關(guān)tinning error與電路誤動作的互動關(guān)系，由于調(diào)查tinning error造成電路誤動作的原因必需耗費龐大資源，因此設計高速電路時除了慎選IC組件之外，事前密致的檢討與模擬分析，成為無法忽視怠慢的過程。
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