免费观看a毛片_欧美十九禁_影音先锋毛片_欧洲电影免费观看高清完整版在线观看_全部裸体做爰大片_欧美日韩亚洲激情_久久国产剧情_全部免费播放在线毛片_小南被吸乳羞羞漫画_人伦片中文字幕一区二区

本文主要針對(duì)高速電路中的信號(hào)完整性分析，利用 Cadence Allegro PCB SI 工具進(jìn)行信號(hào)完整性（SI）分析。

目錄

一、 高速數(shù)字電路的基本知識(shí) 

1.1  高速電路的定義 

1.2  高速 PCB  的設(shè)計(jì)方法

1.3  微帶線與帶狀線 

1.4  常見的高速數(shù)字電路 

1.4.1 ECL(Emitter Coupled Logic) 射級(jí)耦合電路

1.4.2 CML(Current Mode Logic) 電流模式電路 

1.4.3 GTL(Gunning Transceiver Logic) 電路 

1.4.4 TTL(Transistor Transistor Logic) 電路

1.4.5 BTL(BackPlane Transceiver Logic) 電路 

1.5  信號(hào)完整性 

1.4.1  反射（Reflection ） 

1.4.2  串?dāng)_（Crosstalk ）

1.4.3  過沖（Overshoot ）與下沖（Undershoot ） 

1.4.4  振鈴（Ringring ） 

1.4.5  信號(hào)延遲(Delay)

二、 信號(hào)完整性分析和仿真流程 

2.1 SpecctraQuest interconnect Designer  的性能簡(jiǎn)介 

2.2 SpectraQuest(PCB SI) 仿真流程 

三、 仿真前的準(zhǔn)備 

3.1 IBIS  模型 

3.1.1 IBIS  模型介紹 

3.1.2 IBIS  模型的獲取方法

3.1.2  驗(yàn)證 IBIS  模型 

3.2  預(yù)布局

3.3  電路板設(shè)置要求（Setup Advisor ）

3.3.1  疊層設(shè)置（Edit Cross-section ）

3.3.2  設(shè)置 DC  電壓值（Identify DC Nets ）

3.3.3  器件設(shè)置（Device Setup ） 

3.3.4 SI  模型分配（SI Model Assignment ）

四、 約束驅(qū)動(dòng)布局

4.1  預(yù)布局提取和仿真

4.1.2  預(yù)布局拓?fù)涮崛》治?/p>

4.1.3  執(zhí)行反射仿真 

4.1.4  反射仿真測(cè)量 

4.2  設(shè)置和添加約束 

4.2.1  運(yùn)行參數(shù)掃描 

4.2.2  為拓?fù)涮砑蛹s束 

4.2.3  分析拓?fù)浼s束

五、 布線后仿真 

5.1  后仿真

5.2  反射仿真 

5.2.1  設(shè)置參數(shù) 

5.2.2  指定要仿真的網(wǎng)絡(luò) 

5.2.3  執(zhí)行仿真

5.3  綜合仿真 

5.4  串?dāng)_仿真 

5.5 Simultaneous Switching Noisie  仿真

5.6  多析仿真 

六、 參考文獻(xiàn) 

......

更多內(nèi)容：點(diǎn)擊下載