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1、如何選擇PCB 板材？

選擇PCB 板材必須在滿足設計需求和可量產(chǎn)性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB 板子(大于GHz 的頻率)時這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的FR-4 材質(zhì)，在幾個GHz 的頻率時的介質(zhì)損(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設計的頻率是否合用。

2、如何避免高頻干擾？

避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces 在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。

3、在高速設計中，如何解決信號的完整性問題？

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。

4、差分布線方式是如何實現(xiàn)的？

差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side 實現(xiàn)的方式較多。

5、對于只有一個輸出端的時鐘信號線，如何實現(xiàn)差分布線？

要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。

6、接收端差分線對之間可否加一匹配電阻？

接收端差分線對間的匹配電阻通常會加, 其值應等于差分阻抗的值。這樣信號品質(zhì)會好些。

7、為何差分對的布線要靠近且平行？

對差分對的布線方式應該要適當?shù)目拷移叫?。所謂適當?shù)目拷且驗檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數(shù)。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timingdelay)。

8、如何處理實際布線中的一些理論沖突的問題?

1. 基本上, 將模/數(shù)地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。

2. 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號, 必須滿足loop gain 與phase的規(guī)范,而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces 可能也無法完全隔離干擾。而且離的太遠, 地平面上的噪聲也會影響正反饋振蕩電路。所以, 一定要將晶振和芯片的距離進可能靠近。

3. 確實高速布線與EMI 的要求有很多沖突。但基本原則是因EMI 所加的電阻電容或ferritebead, 不能造成信號的一些電氣特性不符合規(guī)范。所以, 最好先用安排走線和PCB 疊層的技巧來解決或減少EMI 的問題, 如高速信號走內(nèi)層。最后才用電阻電容或ferrite bead 的方式, 以降低對信號的傷害。

9、如何解決高速信號的手工布線和自動布線之間的矛盾？

現(xiàn)在較強的布線軟件的自動布線器大部分都有設定約束條件來控制繞線方式及過孔數(shù)目。各家EDA 公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設計者的想法。另外, 手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關系。例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。

10、關于test coupon。

test coupon 是用來以TDR (Time Domain Reflectometer) 測量所生產(chǎn)的PCB 板的特性阻抗是否滿足設計需求。一般要控制的阻抗有單根線和差分對兩種情況。所以， test coupon 上的走線線寬和線距(有差分對時)要與所要控制的線一樣。最重要的是測量時接地點的位置。為了減少接地引線(ground lead)的電感值， TDR 探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test coupon 上量測信號的點跟接地點的距離和方式要符合所用的探棒。

11、在高速PCB 設計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配？

一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗， 例如在dual stripline 的結構時。

12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計算？

是的， 在計算特性阻抗時電源平面跟地平面都必須視為參考平面。例如四層板: 頂層-電源層-地層-底層， 這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。

13、在高密度印制板上通過軟件自動產(chǎn)生測試點一般情況下能滿足大批量生產(chǎn)的測試要求嗎？

一般軟件自動產(chǎn)生測試點是否滿足測試需求必須看對加測試點的規(guī)范是否符合測試機具的要求。另外，如果走線太密且加測試點的規(guī)范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。

14、添加測試點會不會影響高速信號的質(zhì)量？

至于會不會影響信號質(zhì)量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點(不用線上既有的穿孔(via or DIP pin)當測試點)可能加在線上或是從線上拉一小段線出來。前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。

15、若干PCB 組成系統(tǒng)，各板之間的地線應如何連接？

各個PCB 板子相互連接之間的信號或電源在動作時，例如A 板子有電源或信號送到B 板子，一定會有等量的電流從地層流回到A 板子 (此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。

16、能介紹一些國外關于高速PCB 設計的技術書籍和資料嗎？

現(xiàn)在高速數(shù)字電路的應用有通信網(wǎng)路和計算機等相關領域。在通信網(wǎng)路方面，PCB 板的工作頻率已達GHz 上下，迭層數(shù)就我所知有到40 層之多。計算機相關應用也因為芯片的進步，無論是一般的PC 或服務器(Server)，板子上的最高工作頻率也已經(jīng)達到400MHz (如Rambus)以上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias 及build-up 制程工藝的需求也漸漸越來越多。這些設計需求都有廠商可大量生產(chǎn)。

17、兩個常被參考的特性阻抗公式：

a.微帶線(microstrip)Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W 為線寬，T 為走線的銅皮厚度，H 為走線到參考平面的距離，Er 是PCB 板材質(zhì)的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0 及1<(Er)<15 的情況才能應用。

b.帶狀線(stripline)Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H 為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35 及T/H<0.25 的情況才能應用。

18、差分信號線中間可否加地線？

差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。

19、剛柔板設計是否需要專用設計軟件與規(guī)范？國內(nèi)何處可以承接該類電路板加工？

可以用一般設計PCB 的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用Gerber 格式給FPC 廠商生產(chǎn)。由于制造的工藝和一般PCB 不同，各個廠商會依據(jù)他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補強。至于生產(chǎn)的廠商可上網(wǎng)“FPC”當關鍵詞查詢應該可以找到。

20、適當選擇PCB 與外殼接地的點的原則是什么？

選擇PCB 與外殼接地點選擇的原則是利用chassis ground 提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產(chǎn)生器附近可以借固定用的螺絲將PCB 的地層與chassis ground 做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。

21、電路板DEBUG 應從那幾個方面著手？

就數(shù)字電路而言，首先先依序確定三件事情：

1. 確認所有電源值的大小均達到設計所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范。

2. 確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(diào)(non-monotonic)的問題。

3. 確認reset 信號是否達到規(guī)范要求。

這些都正常的話，芯片應該要發(fā)出第一個周期(cycle)的信號。接下來依照系統(tǒng)運作原理與bus protocol 來debug。
22、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB 設計中的技巧?

在設計高速高密度PCB 時，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：

1.控制走線特性阻抗的連續(xù)與匹配。

2.走線間距的大小。一般?？吹降拈g距為兩倍線寬?？梢酝高^仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。

3.選擇適當?shù)亩私臃绞健?/p>

4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。

5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB 板的制作成本會增加。在實際執(zhí)行時確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。

23、模擬電源處的濾波經(jīng)常是用LC 電路。但是為什么有時LC 比RC 濾波效果差？

LC 與RC 濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC 濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。

24、濾波時選用電感，電容值的方法是什么？

電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC 的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL 也會有影響。另外，如果這LC 是放在開關式電源(switching regulation power)的輸出端時，還要注意此LC所產(chǎn)生的極點零點(pole/zero)對負反饋控制(negative feedback control)回路穩(wěn)定度的影響。

25、如何盡可能的達到EMC 要求，又不致造成太大的成本壓力？

PCB 板上會因EMC 而增加的成本通常是因增加地層數(shù)目以增強屏蔽效應及增加了ferritebead、choke 等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個系統(tǒng)通過EMC 的要求。以下僅就PCB 板的設計技巧提供幾個降低電路產(chǎn)生的電磁輻射效應。

1、盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。 

2、注意高頻器件擺放的位置，不要太靠近對外的連接器。

3、注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)， 以減少高頻的反射與輻射。

4、在各器件的電源管腳放置足夠與適當?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼?。特別注意電容的頻率響應與溫度的特性是否符合設計所需。

5、對外的連接器附近的地可與地層做適當分割，并將連接器的地就近接到chassis ground。

6、可適當運用ground guard/shunt traces 在一些特別高速的信號旁。但要注意guard/shunttraces 對走線特性阻抗的影響。

7、電源層比地層內(nèi)縮20H，H 為電源層與地層之間的距離。

26、當一塊PCB 板中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地分開，原因何在？

將數(shù)/模地分開的原因是因為數(shù)字電路在高低電位切換時會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號不交叉， 模擬的信號依然會被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠時使用。

27、另一種作法是在確保數(shù)/模分開布局，且數(shù)/模信號走線相互不交叉的情況下，整個PCB板地不做分割，數(shù)/模地都連到這個地平面上。道理何在？

數(shù)模信號走線不能交叉的要求是因為速度稍快的數(shù)字信號其返回電流路徑(return currentpath)會盡量沿著走線的下方附近的地流回數(shù)字信號的源頭，若數(shù)模信號走線交叉，則返回電流所產(chǎn)生的噪聲便會出現(xiàn)在模擬電路區(qū)域內(nèi)。

28、在高速PCB 設計原理圖設計時，如何考慮阻抗匹配問題？

在設計高速PCB 電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關系，例如是走在表面(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB 材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。

29、哪里能提供比較準確的IBIS 模型庫？

IBIS 模型的準確性直接影響到仿真的結果?；旧螴BIS 可看成是實際芯片I/O buffer 等效電路的電氣特性資料，一般可由SPICE 模型轉(zhuǎn)換而得 (亦可采用測量，但限制較多)，而SPICE的資料與芯片制造有絕對的關系，所以同樣一個器件不同芯片廠商提供，其SPICE 的資料是不同的，進而轉(zhuǎn)換后的IBIS 模型內(nèi)之資料也會隨之而異。也就是說，如果用了A 廠商的器件，只有他們有能力提供他們器件準確模型資料，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS 不準確， 只能不斷要求該廠商改進才是根本解決之道。

30、在高速PCB 設計時，設計者應該從那些方面去考慮EMC、EMI 的規(guī)則呢？

一般EMI/EMC 設計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分。

一個好的EMI/EMC 設計必須一開始布局時就要考慮到器件的位置, PCB 迭層的安排, 重要聯(lián)機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會事倍功半, 增加成本. 例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loopimpedance 盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當?shù)倪x擇PCB 與外殼的接地點(chassis ground)。

31、如何選擇EDA 工具？

目前的PCB 設計軟件中，熱分析都不是強項，所以并不建議選用，其它的功能1.3.4 可以選擇PADS 或Cadence 性能價格比都不錯。PLD 的設計的初學者可以采用PLD 芯片廠家提供的集成環(huán)境，在做到百萬門以上的設計時可以選用單點工具。

32、請推薦一種適合于高速信號處理和傳輸?shù)腅DA 軟件。

常規(guī)的電路設計，INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟件，而這類設計往往占據(jù)了70%的應用場合。在做高速電路設計，模擬和數(shù)字混合電路，采用Cadence的解決方案應該屬于性能價格比較好的軟件，當然Mentor 的性能還是非常不錯的，特別是它的設計流程管理方面應該是最為優(yōu)秀的。

33、對PCB 板各層含義的解釋

Topoverlay ----頂層器件名稱， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5,IC10.bottomoverlay----同理multilayer-----如果你設計一個4 層板，你放置一個 free pad or via, 定義它作為multilay 那么它的pad 就會自動出現(xiàn)在4 個層上，如果你只定義它是top layer, 那么它的pad 就會只出現(xiàn)在頂層上。

34、2G 以上高頻PCB 設計，走線,排版,應重點注意哪些方面？

2G 以上高頻PCB 屬于射頻電路設計，不在高速數(shù)字電路設計討論范圍內(nèi)。而射頻電路的布局（layout)和布線（routing)應該和原理圖一起考慮的，因為布局布線都會造成分布效應。而且，射頻電路設計一些無源器件是通過參數(shù)化定義，特殊形狀銅箔實現(xiàn)，因此要求EDA工具能夠提供參數(shù)化器件，能夠編輯特殊形狀銅箔。Mentor 公司的boardstation 中有專門的RF 設計模塊，能夠滿足這些要求。而且，一般射頻設計要求有專門射頻電路分析工具，業(yè)界最著名的是agilent 的eesoft，和Mentor 的工具有很好的接口。

35、2G 以上高頻PCB 設計，微帶的設計應遵循哪些規(guī)則?

射頻微帶線設計，需要用三維場分析工具提取傳輸線參數(shù)。所有的規(guī)則應該在這個場提取工具中規(guī)定。

36、對于全數(shù)字信號的PCB，板上有一個80MHz 的鐘源。除了采用絲網(wǎng)（接地）外，為了保證有足夠的驅(qū)動能力，還應該采用什么樣的電路進行保護？

確保時鐘的驅(qū)動能力，不應該通過保護實現(xiàn)，一般采用時鐘驅(qū)動芯片。一般擔心時鐘驅(qū)動能力，是因為多個時鐘負載造成。采用時鐘驅(qū)動芯片，將一個時鐘信號變成幾個，采用點到點的連接。選擇驅(qū)動芯片，除了保證與負載基本匹配，信號沿滿足要求（一般時鐘為沿有效信號），在計算系統(tǒng)時序時，要算上時鐘在驅(qū)動芯片內(nèi)時延。

37、如果用單獨的時鐘信號板，一般采用什么樣的接口，來保證時鐘信號的傳輸受到的影響??？

時鐘信號越短，傳輸線效應越小。采用單獨的時鐘信號板，會增加信號布線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議采用差分信號。LVDS 信號可以滿足驅(qū)動能力要求，不過您的時鐘不是太快，沒有必要。

38、27M,SDRAM 時鐘線（80M-90M），這些時鐘線二三次諧波剛好在VHF 波段，從接收端高頻竄入后干擾很大。除了縮短線長以外，還有那些好辦法？

如果是三次諧波大，二次諧波小，可能因為信號占空比為50%，因為這種情況下，信號沒有偶次諧波。這時需要修改一下信號占空比。此外，對于如果是單向的時鐘信號，一般采用源端串聯(lián)匹配。這樣可以抑制二次反射，但不會影響時鐘沿速率。源端匹配值，可以采用下圖公式得到。

39、什么是走線的拓撲架構？

Topology,有的也叫routing order.對于多端口連接的網(wǎng)絡的布線次序。

40、怎樣調(diào)整走線的拓撲架構來提高信號的完整性？

這種網(wǎng)絡信號方向比較復雜，因為對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質(zhì)量有利。而且作前仿真時，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。