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高速數(shù)字電路的信號完整性與電磁兼容性設計
2014/09/12
Greta
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縱觀電子行業(yè)的發(fā)展，1992年只有40％的電子系統(tǒng)工作在30 MHz以上，而且器件多使用DIP、PLCC等體積大、引腳少的封裝形式；到1994年，已有50％的設計達到了50 MHz的頻率，采用PGA、QFP、RGA等封裝的器件越來越多；1996年之后，高速設計在整個電子設計領域所占的比例越來越大，100 MHz以上的系統(tǒng)已隨處可見，采用CS(線焊芯片級BGA)、FG(線焊腳距密集化BGA)、FF(倒裝芯片小間距BGA)、BF(倒裝芯片．BGA)、BG(標準BGA)等各種BGA封裝的器件大量涌現(xiàn)，這些體積小、引腳數(shù)已達數(shù)百甚至上千的封裝形式已越來越多地應用到各類高速、超高速電子系統(tǒng)中。
從IC芯片的發(fā)展及封裝形式來看，芯片體積越來越小、引腳數(shù)越來越多；同時，由于近年來IC工藝的發(fā)展，使得其速度也越來越高。這就帶來了一個問題，即電子設計的體積減小導致電路的布局布線密度變大，而同時信號的頻率還在提高，從而使得如何處理高速信號問題成為一個設計能否成功的關鍵因素。隨著電子系統(tǒng)中邏輯復雜度和時鐘頻率的迅速提高，信號邊沿不斷變陡，印刷電路板的線跡互連和板層特性對系統(tǒng)電氣性能的影響也越發(fā)重要。對于低頻設計，線跡互連和板層的影響可以不考慮，但當頻率超過50 MHz時，互連關系必須考慮，而在*定系統(tǒng)性能時還必須考慮印刷電路板板材的電參數(shù)。因此，高速系統(tǒng)的設計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性(Signal Integrity，SI)問題。
當硬件工作頻率增高后，每一根布線網(wǎng)絡上的傳輸線都可能成為發(fā)射天線，對其他電子設備產(chǎn)生電磁輻射或與其他設備相互干擾，從而使硬件時序邏輯產(chǎn)生混亂。電磁兼容性(Electromagnetic Compatibility，EMC)的標準提出了解決硬件實際布線網(wǎng)絡可能產(chǎn)生的電磁輻射干擾以及本身抵抗外部電磁干擾的基本要求。
1 高速數(shù)字電路設計的幾個基本概念
在高速數(shù)字電路中，由于串擾、反射、過沖、振蕩、地彈、偏移等信號完整性問題，本來在低速電路中無需考慮的因素在這里就顯得格外重要；另外，隨著現(xiàn)有電氣系統(tǒng)耦合結(jié)構越來越復雜，電磁兼容性也變成了一個不能不考慮的問題。
要解決高速電路設計的問題，首先需要真正明白高速信號的概念。高速不是就頻率的高低來說的，而是由信號的邊沿速度決定的，一般認為上升時間小于4倍信號傳輸延遲時可視為高速信號。即使在工作頻率不高的系統(tǒng)中，也會出現(xiàn)信號完整性的問題。這是由于隨著集成電路工藝的提高，所用器件I／O端口的信號邊沿比以前更陡更快，因此在工作時鐘不高的情況下也屬于高速器件，隨之帶來了信號完整性的種種問題。
2 高速數(shù)字電路設計的基本要求
在PCB設計中，電磁兼容性的分析也離不開布線網(wǎng)絡本身的信號完整性，主要分析實際布線網(wǎng)絡可能產(chǎn)生的電磁輻射和電磁干擾，以及電路板本身抵抗外部電磁干擾的能力，并且依據(jù)設計者的要求提出布局和布線時抑制電磁輻射和干擾的規(guī)則，作為整個PCB設計過程的指導原則。電磁輻射分析主要考慮PCB板與外部接口處的電磁輻射、PCB板中電源層的電磁輻射以及大功率布線網(wǎng)絡動態(tài)工作時對外的輻射問題。對于高速數(shù)字電路設計，尤其是總線上數(shù)字信號速率高于50 MHz時，以往采用集總參數(shù)的數(shù)學模型來分析EMC／EMI特性顯得無能為力，設計者們更趨向于采用分布離散參數(shù)的數(shù)學模型做布線網(wǎng)絡的傳輸線分析(TALC)。對于多塊PCB板通過總線連接而成的電子系統(tǒng)，還必須分析不同PCB板之間的電磁兼容性能。
針對高速數(shù)字電路設計中的電磁兼容性和信號完整性問題，在進行高速PCB板設計時需要從以下一些方面進行考慮。
2.1 端接匹配
由源端與負載端阻抗不匹配導致的傳輸線上阻抗不連續(xù)，會引起信號線上的反射，負載將一部分電壓反射回源端，造成電平的抬高，對器件產(chǎn)生破壞性的影響。同時，由于任何傳輸線上都存在固有的電感和電容，如果信號在傳輸線上來回反射，必然會產(chǎn)生振鈴和環(huán)繞振蕩現(xiàn)象，引起電路時序的失調(diào)。采用源端或終端的端接匹配是一個比較好的解決方法。
用圖1所示的理想傳輸線模型來分析與信號反射有關的重要參數(shù)。圖中，理想傳輸線L被內(nèi)阻為R0的數(shù)字信號驅(qū)動源Vs驅(qū)動，傳輸線的特性阻抗為Z0，負載阻抗為RL。
負載端阻抗與傳輸線阻抗不匹配會在負載端(B點)反射一部分信號回源端(A點)，反射電壓信號的幅值由負載反射系數(shù)ρL決定：
式中ρL稱為負載電壓反射系數(shù)，它實際上是反射電壓與入射電壓之比。
由式(1)可見，-1≤ρL≤+1，且當RL=Z0時，ρL=0，這時就不會發(fā)生反射。即只要根據(jù)傳輸線的特性阻抗進行終端匹配，就能消除反射。從原理上說，反射波的幅度可以大到入射電壓的幅度，極性可正可負。當RLLZ0時，ρL>0，處于欠阻尼狀態(tài)，反射波極性為正。
當從負載端反射回的電壓到達源端時，又將再次反射回負載端，形成二次反射波，此時反射電壓的幅值由源反射系數(shù)ρS決定：
傳輸線的端接通常采用兩種策略：負載端并行端接匹配、源端串行端接匹配。只要負載反射系數(shù)或源反射系數(shù)二者任一為零，反射都將被消除。并行端接在信號能量反射回源端之前在負載端消除反射，即使ρL=0，消除一次反射，這樣可以減小噪聲、電磁干擾(EMI)及射頻干擾(RFI)；串行端接則是在源端消除由負載端反射回來的信號，即使ρs=0和ρL=1(負載端不加任何匹配)，只是消除二次反射，在發(fā)生電平轉(zhuǎn)移時，源端信號會出現(xiàn)持續(xù)時間為2TD(TD為信號源端到終端的傳輸延遲)的半波波形，這意味著沿傳輸線不能加入其他信號輸入端，因為在上述2TD時間內(nèi)會出現(xiàn)不正確的邏輯態(tài)。兩種端接策略各有其優(yōu)缺點，不過由于并行端接的匹配網(wǎng)絡需要與電源連接，使用較為復雜；串行端接只需要在信號源端串入一個電阻，消耗功率小而且易于實現(xiàn)，有較大的實際工程應用價值，所以被廣泛采用。
2.2 防止地彈
當PCB板上的眾多數(shù)字信號同步進行切換時(如CPU的數(shù)據(jù)總線、地址總線等)，由于電源線和地線上存在阻抗，會產(chǎn)生同步切換噪聲(Simultaneous SwitchNoise，SSN)。與此同時，由于芯片封裝電感的存在，在電路同步切換過程中形成的大電流涌動會引起地平面的反彈噪聲(簡稱為地彈)，這樣在真正的地平面(0 V)上就要產(chǎn)生電壓的波動和變化，這個噪聲會影響其他元器件的動作。
SSN和地彈的強度也取決于集成電路的I／O特性、PCB板電源層和地平面層的阻抗以及高速器件在PCB板上的布局和布線方式，負載電容的增大、負載電阻的減小、地電感的增大、同時開關器件數(shù)目的增加均會導致地彈的增大。在高速PCB電路設計中可以采取以下一些基本措施來減小SSN和地彈的影響：
①降低輸出翻轉(zhuǎn)速度。一些新的總線驅(qū)動器件采用內(nèi)嵌的電路設計，在對傳輸延時影響最小的前提下，降低翻轉(zhuǎn)速度。
②采用分離的專門參考地。分離的參考地由于電流很小，地反射現(xiàn)象會大大減小。分離地的芯片要注意使每個地線能夠有直接到地平面的最短路徑。
③降低系統(tǒng)供給電源的電感。高速電路設計中要求使用單獨的電源層，并讓電源層和地平面盡量接近。
④降低芯片封裝中的電源和地引腳的電感。比如增加電源／地的引腳數(shù)目，減短引線長度，盡可能采用大面積鋪銅。
⑤增加電源和地的互感。要讓電源和地的引腳成對分布，并盡量靠近。
⑥給系統(tǒng)電源增加旁路電容，這些電容可以給高頻的瞬變交流信號提供低電感的旁路，而變化較慢的信號仍然走系統(tǒng)電源回路。
2.3 減小串擾
PCB板層的參數(shù)、信號線間距、驅(qū)動端和接收端的電氣特性及線端接方式對串擾都有一定的影響。
串擾電壓的大小與兩線的間距成反比，與兩線的平行長度成正比，但不存在倍數(shù)關系。在實際高速電路中進行布線時，當布線空間較小或布線密度較大時，應慎重對待信號線之間的串擾問題，高頻信號線對與其相鄰的信號線的串擾可能會導致門級的誤觸發(fā)，這樣的問題在電路調(diào)試的過程中是很難被發(fā)現(xiàn)并妥善解決的。
隨著干擾源信號頻率的增加，被干擾對象上的串擾幅值也隨之增加；信號的上升／下降時間或邊沿變化(上升沿和下降沿)對串擾的影響更大，邊沿變化越快，串擾越大。由于在現(xiàn)代高速數(shù)字電路的設計中，具有快速上升時間的器件的應用越來越廣泛，因此對于這類器件，即使其信號頻率不高，在布線時也應認真對待，以防止產(chǎn)生過大的串擾。
傳輸線與地平面的距離(即傳輸線與地平面之間的電介質(zhì)層的厚度)對串擾的影響很大。對于同一布線結(jié)構，當電介質(zhì)層的厚度增加一倍時，串擾明顯加大。對于同樣的電介質(zhì)層厚度，帶狀傳輸線的串擾要小于微帶傳輸線的串擾，由此可知，地平面對不同結(jié)構的傳輸線的影響也是不同的。因此在高速電路布線時，如帶狀傳輸線的阻抗控制能夠滿足要求，那么使用帶狀傳輸線可以比使用微帶傳輸線獲得更好的串擾抑制效果。
因此，在高速PCB板的布局布線中，可以注意以下方面，從而達到減小串擾的目的：
①加大線間距，減小線平行長度，必要時可以以jog方式走線，即對于平行長度很長的兩根信號線，在布線時可以間斷式地將間距拉開，這樣既可以節(jié)省緊張的布線資源，又可以有效地抑制串擾；
②高速信號線在滿足條件的情況下，加入端接匹配可以減小或消除反射，從而減小串擾；
③對于微帶傳輸線和帶狀傳輸線，將走線高度限制在高于地線平面10 mil(1 000 rail=25.4 mm)以內(nèi)，可以顯著減小串擾；
④在布線空間允許的條件下，在串擾較嚴重的兩條線之間插入一條地線，可以起到隔離的作用，從而減小串擾。
⑤在同一傳輸線的布線過程中，盡量減少過孔的使用，因為過孔的存在對傳輸線的特征阻抗會有較大的影響。
⑥在PCB布局布線設計中，盡量將連線較緊密的器件相互靠近，減小傳輸線的連線長度，同時還要利用時鐘線的隔離、差分線對的等長、數(shù)據(jù)／地址總線的菊花連接方式等能帶來較好信號完整性結(jié)果的措施。
2.4 降低電磁干擾
電磁干擾主要分為傳導干擾和輻射干擾兩大類，只要切斷干擾源的產(chǎn)生源頭和傳播路徑就能使電子設備符合電磁兼容性的要求。在PCB板的實際設計中，要注意以下幾個方面的問題：
①在實際設計中建議使用實體地和電源層，避免電源和地被分割，這種分割可能導致復雜的電流環(huán)路。電流環(huán)路越大輻射也越大，所以必須避免任何信號，尤其是時鐘信號，在分割地上布線。
②將時鐘驅(qū)動器布局在電路板中心位置而不是外圍。將時鐘驅(qū)動器放置在電路板外圍會增加磁偶極矩(magnetic dipole moment)。
③為了進一步降低頂層時鐘信號線的EMI，最好在時鐘線兩側(cè)并行布上地線。當然，最好將時鐘信號布在地層與電源層之間的內(nèi)部信號層上。
④時鐘信號使用4～8 mil的布線寬度，由于窄的信號線更容易增加高頻信號衰減，并降低信號線之間的電容性耦合。
⑤由于直角布線會增加布線電容并增加阻抗的不連續(xù)性，從而導致信號劣化，所以應該盡量避免直角布線和T型布線。
⑥盡量滿足阻抗匹配。絕大多數(shù)情況下，阻抗不匹配會引起反射，而且信號完整性也主要取決于阻抗匹配。
⑦時鐘信號布線不能與其他信號線并行走得太長，否則會產(chǎn)生串擾從而導致EMI增大。一個較好的辦法是確保這些線之間的間距不小于線寬。
3 高速數(shù)字電路設計仿真舉例
在一個已有的PCB板上分析和發(fā)現(xiàn)信號完整性問題是一件非常困難的事情，即使找到了問題，在一個已成形的板上實施有效的解決辦法也會花費大量時間和費用。所以我們期望能夠在物理設計完成之前查找、發(fā)現(xiàn)，并在電路設計過程中消除或改善信號完整性問題，這就是EDA工具需要完成的任務。先進的EDA信號完整性工具可以仿真實際物理設計中的各種參數(shù)，對電路中的信號完整性問題進行深入細致的分析。
新一代的EDA信號完整性工具主要包括布線前／后SI分析工具和系統(tǒng)級SI分析工具等。使用布線前SI分析工具可以根據(jù)設計對信號完整性與時序的要求，在布線前幫助設計者選擇元器件、調(diào)整元器件布局、規(guī)劃系統(tǒng)時鐘網(wǎng)絡和確定關鍵線網(wǎng)的端接策略。SI分析與仿真工具不僅可以對一塊PCB板的信號流進行分析，而且可以對同一系統(tǒng)內(nèi)其他組成部分(如背板、連接器、電纜及其接口)進行分析，這就是系統(tǒng)級的SI分析工具。
針對系統(tǒng)級*價的SI分析工具可以對多板、連接器、電纜等系統(tǒng)組成元件進行分析，并可通過設計建議來幫助設計者消除潛在的SI問題，它們一般都包括IBIS模型接口、2維傳輸線與串擾仿真、電路仿真、SI分析結(jié)果的圖形顯示等功能。這類工具可以在設計包含的多種領域，如電氣、EMC、熱性能及機械性能等方面，綜合考慮這些因素對SI的影響及這些因素之間的相互影響，從而進行真正的系統(tǒng)級分析與驗證。例如Mentor Graphics公司的HyperLynix、ICX設計工具可以在時序與電氣規(guī)則的驅(qū)動下進行板級仿真和信號線的線級仿真，并提供多板分析功能，是典型的系統(tǒng)級SI工具。
圖2是使用HyperLynix進行PCB信號完整性分析時設計修改前后的對比圖，以及相應EMC／EMI的改善情況。
圖2(a)是沒有加入匹配電阻的情況，可以明顯看到輸出端A的波形有一個大的下沖(大約1 V左右)，而且波形最大幅度已經(jīng)達到4 V(I／O信號是3.3 V)，有很明顯的反射迭加現(xiàn)象。輸入端B的波形相當不好，由于反射造成的波形下沖和過沖點的信號幅值已經(jīng)接近門檻電平，這樣的時鐘信號很容易造成觸發(fā)器的錯誤操作。圖2(b)是在靠近源輸出端加入了一個47 Ω的匹配電阻后的波形，可以看到A和B的波形都有了明顯的改善。
結(jié) 語
現(xiàn)在IC制造工藝在以摩爾速度飛速發(fā)展，對高速PCB設計提出了更高的要求。先進的EDA仿真工具提供的各種仿真結(jié)果都非常接近真實情況，給高速數(shù)字電路設計起到了指導性的作用，使得設計的周期和反復性得到大大的減小，同時也使得電路的具體調(diào)試得到了理論性的指導。
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